布丁爱好者的最新动态

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Vitis 2023.2移植到 Vitis Unified 流程发生时序问题

最新提问 7月 11 分类:FPGA |

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Xilinx如何生成 sub block

最新回答 6月 18 分类:FPGA |

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使用vivado进行Block design操作步骤指南

最新提问 6月 13 分类:FPGA |

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Intel Quartus Prime软件进行FPGA管脚分配的详细步骤

最新提问 6月 6 分类:FPGA |

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Quartus里如何添加自定义IP核？

最新提问 6月 6 分类:FPGA |

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备份Vivado工程时，Archive Project后，备份文件很大，如何减小备份文件大小？

最新提问 5月 21 分类:FPGA |

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Vivado 未使用的管脚如何约束？

最新提问 5月 21 分类:FPGA |

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谈谈异步电路中的时钟同步处理方法

最新回答 5月 9 分类:FPGA |

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同一个CAN网络上的两个不同节点，波特率为5K的情况，A节点能收到B节点的报文

最新提问 5月 7 分类:FPGA |

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使用VU440 GTH_PMA，自己的PCS，发现从PMA收到数据有误码

最新提问 5月 7 分类:FPGA |

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使用vivado综合时，报 Warning，在vivado环境中具体怎么操作?

最新提问 4月 28 分类:FPGA |

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Vitis Unified IDE 2023.2：R5 FSBL 超时错误

最新提问 4月 25 分类:FPGA |

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Xilinx KUP 板卡GTY速率最高能到多少G？

最新回答 4月 25 分类:FPGA |

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FPGA中的Bank和Clock Region有什么关系？

最新提问 4月 24 分类:FPGA |

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Linux/AMS 驱动程序初始化时禁用 SYSMON 超温告警功能

最新提问 4月 23 分类:FPGA |

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7 系列 FPGA 文档

最新提问 4月 23 分类:FPGA |

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logic level太大，在不修改该模块代码的前提下，如何进行优化？

最新提问 4月 22 分类:FPGA |

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