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请教下各位，vivado中edf网表文件是不是可以直接仿真呢？

最新提问 7月 9 分类:FPGA | 用户: Henry312 (340 分)

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如何在Vivado部分重配置流程中手动控制 PartPin 的布局？

最新提问 7月 9 分类:FPGA | 用户: 微处理器侠 (180 分)

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使用vivado进行Block design操作步骤指南

最新提问 6月 13 分类:FPGA | 用户: 布丁爱好者 (530 分)

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请教下，大家用vivado的DDR4 IP时，使用默认列表外的DDR4，要自己制作一个custom part吗？

最新提问 5月 30 分类:FPGA | 用户: 微处理器侠 (180 分)

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Vivado从 2022.2 升级到 2023.2 后，模块参考丢失寻址功能

最新提问 5月 28 分类:FPGA | 用户: 快乐源泉 (180 分)

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备份Vivado工程时，Archive Project后，备份文件很大，如何减小备份文件大小？

最新提问 5月 21 分类:FPGA | 用户: 布丁爱好者 (530 分)

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Vivado 未使用的管脚如何约束？

最新提问 5月 21 分类:FPGA | 用户: 布丁爱好者 (530 分)

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普通IO引脚约束为时钟计时错

最新提问 4月 30 分类:FPGA | 用户: Mason (410 分)

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Vivado Schematic可以直接定位到source code吗？

最新提问 4月 28 分类:FPGA | 用户: Henry312 (340 分)

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Vivado Schematic中的实线和虚线有什么区别？

最新提问 4月 28 分类:FPGA | 用户: Henry312 (340 分)

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使用vivado综合时，报 Warning，在vivado环境中具体怎么操作?

最新提问 4月 28 分类:FPGA | 用户: 布丁爱好者 (530 分)

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vivado仿真的时候波形上没有数据，大家有没有遇到，是怎么解决的？

最新提问 4月 24 分类:FPGA | 用户: Henry312 (340 分)

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Vivado的ROM IP中添加的初始化文件coe，IP生成时指定，后面如果更新了coe文件，IP会自动更新吗？

最新提问 4月 22 分类:FPGA | 用户: Henry312 (340 分)

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有大佬用过复旦微的器件吗，听说可以用vivado开发？

最新提问 4月 7 用户: judy (660 分)

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