FPGA 中最新问题

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使用vivado综合时，报 Warning，在vivado环境中具体怎么操作?

最新提问 4月 28 分类:FPGA | 用户: 布丁爱好者 (530 分)

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Vitis Unified IDE 2023.2：R5 FSBL 超时错误

最新提问 4月 25 分类:FPGA | 用户: 布丁爱好者 (530 分)

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Xilinx 板卡F20和F12板卡中的USB3.0有什么区别？

最新提问 4月 25 分类:FPGA | 用户: 自动控制狂 (120 分)

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Xilinx KUP 板卡GTY速率最高能到多少G？

最新提问 4月 25 分类:FPGA | 用户: 大碗宽面 (200 分)

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请教大佬，Rtl时序能过，变成网表后时序很差，这个是什么导致的

最新提问 4月 24 分类:FPGA | 用户: Henry312 (340 分)

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vivado仿真的时候波形上没有数据，大家有没有遇到，是怎么解决的？

最新提问 4月 24 分类:FPGA | 用户: Henry312 (340 分)

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FPGA中如何对寄存器类型做初始化？

最新提问 4月 24 分类:FPGA | 用户: Daniel_lp (380 分)

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FPGA中的Bank和Clock Region有什么关系？

最新提问 4月 24 分类:FPGA | 用户: 布丁爱好者 (530 分)

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Xilinx XDMA驱动如何修改描述符大小

最新提问 4月 23 分类:FPGA | 用户: Mason (410 分)

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Linux/AMS 驱动程序初始化时禁用 SYSMON 超温告警功能

最新提问 4月 23 分类:FPGA | 用户: 布丁爱好者 (530 分)

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7 系列 FPGA 文档

最新提问 4月 23 分类:FPGA | 用户: 布丁爱好者 (530 分)

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请教一个问题：两个RGMII接口不通过PHY芯片可以直连吗？

最新提问 4月 22 分类:FPGA | 用户: Daniel_lp (380 分)

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谁了解XILINX EK-U1-ZCU208-V1-G

最新提问 4月 22 分类:FPGA | 用户: Henry312 (340 分)

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logic level太大，在不修改该模块代码的前提下，如何进行优化？

最新提问 4月 22 分类:FPGA | 用户: 布丁爱好者 (530 分)

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Vivado的ROM IP中添加的初始化文件coe，IP生成时指定，后面如果更新了coe文件，IP会自动更新吗？

最新提问 4月 22 分类:FPGA | 用户: Henry312 (340 分)

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请介绍一下Xilinx 的Spartan-6 XC6SLX45和XC7Z015的功耗对比

最新提问 4月 17 分类:FPGA | 用户: judy (660 分)

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如何用FPGA解析DISPLAYPORT的AUX信号

最新提问 4月 17 分类:FPGA | 用户: judy (660 分)

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请问一个FPGA怎么给另一个提供差分时钟？

最新提问 4月 17 分类:FPGA | 用户: judy (660 分)

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FPGA 中最新问题

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