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分类:FPGA | 用户: (180 分)
从 2022.2 版本移植到 2023.2 版本时,某些模块参考设计未正确升级出现如下错误:

[BD 41-1075] Cannot assign slave segment '/anvil_ps_top/ddr_mc_noc/S00_AXI/C0_DDR_LOW1' into address space
'/anvil_pl_top/anvil_rtl_top/hdma0_cmd_stat_m' at address '0x8_6000_0000 [ 256M ]'. Master segment
'/anvil_pl_top/anvil_rtl_top/hdma0_cmd_stat_m/SEG_ddr_mc_noc_C0_DDR_LOW1' is invalid. The proposed range '256M' is greater than the maximum range
'64K' from slave segment '/anvil_ps_top/ddr_mc_noc/S00_AXI/C0_DDR_LOW1' to address space '/anvil_pl_top/anvil_rtl_top/hdma0_cmd_stat_m'.

升级到 2023.1 版本时不会发生此问题。

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用户: (720 分)

要解决此问题,请升级到 2024.1 版本而非 2023.2 版本。

2023.2 的变通方法: 

使用以下 Tcl 命令升级后,刷新 RTL 模块: 

update_module_reference module_name_0
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