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普通IO引脚约束为时钟计时错

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分类:FPGA | 用户: (410 分)
Xilinx Vivado开发环境编译HDL时，对时钟信号设置了编译规则，如果时钟由于硬件设计原因分配到了普通IO上，而不是_SRCC或者_MRCC专用时钟管脚上时，编译器会提示错误。

1个回答

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用户: (310 分)
可在XDC引脚约束中添加一条语句：
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets adc_clk]
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